Technische Cache frage !!!

1)
Ich würd gern wissen wieviel % der L1 Cache bei den aktuellen CPU`s in Anspruch nimmt. (nur ca.)

2)Kennt einer von euch einen gute seite wo das Thema Cache gut beschrieben wird, besonders der Aufbau von Vollassoziativen und Direct Mapped Caches


Danke für eure Hilfe
cu

Für 2tens würd ich sagen "google", kommt viel dabei raus. Am besten PDF's oder DOC's von Uni's ansehen etc ...

Bezüglich 1. Frage ...
--> Meinst du % von:
(+) Der Entwicklungszeit ...
(+) Der Produktionszeit ...
(+) Des Produktionsvorgangs ...
(+) Des Platzes in der CPU ...
usw. ...

Oder was meinst du ? ...
Ich versteh deine Frage nicht ganz ...

Bezüglich 2. Frage ...
--> Also ich würde an deiner Stelle weitersuchen ...
Mehr als das, können wir auch nicht machen ...
Höchstens, es hat schon mal wer länger danach gesucht ...

MFG
Tscheckoff

Zitat von fiReee

1)
Ich würd gern wissen wieviel % der L1 Cache bei den aktuellen CPU`s in Anspruch nimmt. (nur ca.)

2)Kennt einer von euch einen gute seite wo das Thema Cache gut beschrieben wird, besonders der Aufbau von Vollassoziativen und Direct Mapped Caches


Danke für eure Hilfe
cu

ad 1.:
alles von 50-90%

ad 2.:
bei directly mapped cache:
die cache location fuer eine adresse X is bestimmt durch die mittleren adressbits. angenommen der cache hat eine weite von 2^n bits, dann entsprechen die unteren n adress bits einem offset innerhalb des cache entrys. wenn der cache jetzt 2^m eintraege hat, dann sind die naechsten m adresse bits die cache location. die uebriegen top adress bits werden als tag mit dem eintrag abgelegt.

bei diesem schema hast du den nachteil daß du den gesamten block des cache bei einem cache-miss flushn mußt weil es ja nur eine einzige location fuer beinhaltet. der vorteil is halt die einfachheit des verfahrens. ein zusaetzliches problem hast du dann wenn ein programm alternativ auf adressen zugreift die zwar unterschiedliche adressen per se haben aber welche vom cache an die gleiche stelle gemappt werden.


full-way associative cache:
adresse X kann an jeder beliebigen adresse im cache abgelegt werden. die ganze adresse wird als tag verwendet. alle tags muessen simultan mit der angeforderten adresse verglichen werden (aossicativ). dafuer braucht man aber noch einen zusaetzlichen speicher werlcher alle tags beinhaltet(quasi TLB)(-> teurer). vorteil:
der cache muß nur geflusht werdenn wernn der gesamte cache voll ist und man kann damit gezielter einzelne bloecke die geflusht werden muessen genauer selektieren.

set assoziativer cache:
ist ein kompromis zwischen direct mapped und fully associative cache, jede adresse is in einem bestimmten set an locations gemappt. der adressraum ist in bloecke von 2^m bytes aufgeteilt (cache line size). die unteren m adressbits werden verworfen. -> ein n-fach assoziativer cache hat der groesze S hat n cache locations in jedem solcher sets. block b ist so gemappt als "b mod S" und darf in jeder der n locations in diesem set mit seinen oberen adressbits als tag abgelegt werden. um herauszufinden ob block b im cache ist wird "b mod S" assoziativ durchsucht (nach dem tag). im grunde genommen ist einer einfach assoziativ(= eine location in einem set, ein vollassoziativer cache ist N-fach assoziativ, wobei N aber die anzahl der bloecke im cache ist)

2 bis 16 fach assoziativer cache performt ~ genau so gut wie vollassoziativer mit kosten die nur einer spur hoeher sind als die des direct mappings.

ich kann nicht zeichnen

vielleicht hild dir die seite weiter
http://chip-architect.com/news/2003...cott_part2.html

Zumindestens gibts schöne bilder

aja schon comp.arch durchsucht ?
http://groups.google.at/groups?hl=d...%3DGoogle-Suche