AMD Zen 5 - Seite 23

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COLOSSUS schrieb am 07.01.2025 um 12:24

AV1 ist im Gegensatz zu H.26n royalty-free, UND soll, wie meistens bei neuen Codec-Generationen halt, bessere Bildqualitaet (als H.265) bei gleicher Bitrate liefern.


InfiX schrieb am 07.01.2025 um 12:55

AV1 bietet vor allem bei niedriger bitrate gute qualität, das ist der hauptgrund, bei 10mbit+ ists mir bei meiner anwendung egal ob h264, h265 oder AV1, schaut alles gut aus... aber bei kleinen bitraten machts einen großen qualitätsunterschied aus.

die jetzige AMD generation macht sich eh gut bei AV1 prinzipiell, hat aber leider einen HW-bug bei dem 1080p als 1082p encoded wird oso
kein weltuntergang, aber halt nervig :D


Dune schrieb am 07.01.2025 um 14:25

Alternate hat den 9800X3D gerade um 600e, falls noch jemand sucht


Philipp schrieb am 07.01.2025 um 14:43

Zitat aus einem Post von Garbage
- Halo-Serie: AMD Ryzen AI Max 300 (Strix Halo)
max. 16 Kerne Zen 5, 40 CU RDNA 3.5, 50 TOPS
Das ist fast noch das Interessanteste an den gestrigen Ankündigungen gewesen. Jetzt fehlt nur noch eine noch leistungsfähigere Variante für den AM5 Sockel ;)


Jedimaster schrieb am 07.01.2025 um 14:44

Jo, hab ich mir auch schon gesagt das das ne nette APU wär :)

Hätte ich gern als Ersatz für meinen 5950x im Server.


Garbage schrieb am 07.01.2025 um 16:00

Zitat aus einem Post von Philipp
Das ist fast noch das Interessanteste an den gestrigen Ankündigungen gewesen. Jetzt fehlt nur noch eine noch leistungsfähigere Variante für den AM5 Sockel ;)
Wirds nie geben, weil das Package zu klein ist um alles unterzubringen (ausser vlt. man geht auf TSMC 3nm), aber noch viel wichtiger, der GPU Teil verhungert an der Speicherbandbreite von DDR5. Sieht man ja schon an den 8000er APUs und dort sind noch deutlich weniger CUs zu füttern als bei Strix Halo. Für HBM oder On-Chip Memory sind wir wieder beim Problem, dass das Package den Platz dafür nicht hat.


Jedimaster schrieb am 07.01.2025 um 16:50

Mit Cache könnte man das Bandbreitenproblem doch etwas reduzieren, der IO-Kern hätte doch sicher Platz für Stapelspeicher ;)

Jo, leider ein Wunschtraum.


Philipp schrieb am 07.01.2025 um 20:43

Das Problem sind die ganz großen LLMs. Da würde sich eine APU für AI-Workloads anbieten, da man dann direkt den Hauptspeicher dafür verwenden kann. Mit den normalen Grafikkarten ist man auf das Video-RAM beschränkt.


creative2k schrieb am 09.01.2025 um 16:19


Ich hoffe dass sie zumindest bei Zen6 mehr drüber nachdenken eine Enthusiasten CPU damit zu bringen. Ich hätte kein Problem damit mehr für sowas zu zahlen. Vllt noch mit besserem/schnellere IO Chip… Man darf ja noch träumen.


mr.nice. schrieb am 09.01.2025 um 16:36

Eventuell kommt mit Zen 6 ein einzelner 16 Core CCD mit 3D-Cache, aber das ist derzeit nur Wunschdenken, da muss Intel schon ordentlich was raushauen, damit sich AMD in die Richtung bewegt.


Jedimaster schrieb am 09.01.2025 um 16:37

Tjo, ist eben die Frage ob es tatsächlich nichts bringt oder obs sich das evtl. für später wenns mal wieder a kleines Stückerl gain brauchen releasen. Getestet haben sie das garantiert, so "fraglich" wie Computerbase es sagt ist es für AMD sicher nicht.


InfiX schrieb am 09.01.2025 um 16:46

sie haben ja ned gesagt, dass es nichts bringt, nur dass es ned ökonomisch sinnvoll ist


Whiggy schrieb am 14.01.2025 um 08:55

Zitat aus einem Post von InfiX
sie haben ja ned gesagt, dass es nichts bringt, nur dass es ned ökonomisch sinnvoll ist

Was ist schon ökonomisch sinnvoll bei high-end hardware.


InfiX schrieb am 14.01.2025 um 10:57

ich glaub damit war eher ökonomisch für AMD selbst gemeint :D

wieso zwei X3D CCDs auf eine CPU packen wenn man damit zwei ganze X3D CPUs machen kann.
wie man am 9800X3D sieht verkaufen die sich auch mit nur einem CCD wie warme semmerl.


mr.nice. schrieb am 14.01.2025 um 11:11

Zwei CCDs haben immer das Problem der hohen Latenz bei Die übergreifenden Zugriffen, ganz unabhängig davon ob mit oder ohne X3D. Es wird ja spekuliert, dass es bei Zen 6 drei verschiedene CCDs geben könnte, 8, 16 und 32 Kerne. Eventuell wird es einen CCD mit 16 großen Kernen und X3D Cache geben, dann würde es auch keine hohen Latenzen mehr geben, wenn ein Core auf CCD1 auf den Cache eines anderen Cores auf CCD2 zugreifen würde. Das ist meines Erachtens der einzig sinnvolle Weg für einen 16 Kerner mit Megacache.




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