P4 News

Bei <a href="http://www.sandpile.org/impl/pics/intel/p4/die_018.jpg">Sandpile</a> ist jetzt ein neues Bild des P4 aufgetaucht. Es zeigt den 217mm2 großen Die in einer wundervollen Farbaufnahme. Zum Vergleich gibt es <a href="http://www.sandpile.org/impl/pics/intel/p3/die_018.jpg">hier</a> den Die des P3 zu bewundern.

Mittlerweile sind auch schon einige Daten zum neuen P4 Verfügbar.
Der L1-Datachache ist nur 8kB, also nur halb so groß wie beim PII/PIII. Der Trace-Cache der den L1-Instruction-Cache ersetzen soll, kann 12000 micro-ops speichern. <a href="http://www.aceshardware.com/#N15000218">Aceshardware</a> hat errechnet, daß dies in etwa einem klassischem Instruction-Cache von 21kB entspricht. Wie sinnvoll es ist, einen größeren I-Cache als D-Cache zu haben, sei hier jetzt einmal außer Frage gestellt.
Der L2-Cache ist 256kB groß und hat einen 256bit breiten Datenbus. Beim P4 liefert der L2-Cache tatsächlich bei jedem Takt Daten. Beim P3 liefert der L2-Cache nur jeden 2 Takt Daten an den Prozessor.

Ein weiteres Highlight sind die ALUs (Arithmetic Logic Units), die mit doppelter Taktgeschwindigkeit arbeiten. Dies wird dadurch erreicht, daß die ALUs mit dem Beginn einer neuen Operation nicht warten müssen bis ein clock-cycle vollendet ist, sondern, daß alle 0,5 clock-cycles eine neue Operation gestartet werden kann. Somit entspicht dies etwa 4 "normalen" Integer Einheiten.
Weiters gibt es zwei AGUs (Memory Operation Units), eine FP Move/Store Einheit und eine FP ADD/Mul Einheit.

Zum Vergleich: Der Athlon hat 3 Integer Einheiten, 3 AGUs, 2FPU Einheiten und eine FPU Store Einheit.

Einen guten Artikel zu diesem Thema gibt es auch bei <a href="http://www.anandtech.com/showdoc.html?i=1301">Anandtech.</A>

[Update by Garbage (edited at 06:55 PM).]