dual-core operton kein aprilscherz

t3mp

I Love Gasoline

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01.05.2004 - 11:57

Zitat von SYSMATRIX
das was AMD da will is etwas HT aehnliches also 2 cores wobei sie sich alles bis auf execution engines und l1 caches _teilen_

das hast du zu 100% falsch verstanden...

SYSMATRIX

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01.05.2004 - 11:58

nein.

SYSMATRIX

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01.05.2004 - 12:01

du wirst ca die anordnung speicher hierarchie haben:

core(on die memory ctrl disabled) + core(on die memory ctrl disabled) in einem package --> memory controler --> memory und vielleicht ein gemeinsamer L2 cache

oder:
2x executions engines + 2x l1 cache pro CPU, rest shared und disabled on die memory controler -> northbridge memory hub

um eben bei gleichem package zu bleiben!

alternativ könnte es schon echte dual core implementations geben die dann ganz _sicher_ eine voellig andere platform verwenden werden!

Römi

Hausmeister

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01.05.2004 - 18:17

Ich kann das jetzt nicht wiederlegen, aber wie kommst zu diesen Annahmen?
Würde es sich nicht einfach anbieten den HT Bus zu verwenden...

So ganz versteh ich auch ned was du meinst - dass alles getrennt ist und sich die cpu's einen Mem.Controller teilen?

Maxxx

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01.05.2004 - 22:54

@SYSMATRIX

Nein, laut den Bildern die von der aktionärshauptversammlung stammen, sind es für mich sicher echte dual core´s!
Nur der speicher wird geteilt, der bei den DC Cpu´s aber besser aufgeteilt wird!
Sonst L2, L1 usw sind es eigenständige CPU´s!

Beim Speicher soll es sich um dual DDR2 handeln.

http://pc.watch.impress.co.jp/docs/...22/amdms_15.jpg

Bearbeitet von Maxxx am 01.05.2004, 22:59

SYSMATRIX

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02.05.2004 - 00:16

sicher ist dieses szenario auch moeglich, aber dann auf einer anderen platform, und schon gar nicht gleiches package! das waeren dann 4x89W fuer 2x dual core opterons -> bzw ueber ~ 180W maximal pro package.
=> das wuerde fuer die implementation von momentan erhaeltlichen opterons ein neues power interface, sicher 4-6 phasen versorgung und ich schaetze etwa 1500-1600pins erfordern.

weil eben einer gemeint hat es wuerde bei gleichem interface und platform bleiben :rolleyes:

->

Zitat von pippo
@ Sysmatrix
3. Die max. Leistungsaufnahme bleibt gleich, somit sind auch Boards, Chipsätze und Sockel vorhanden.

und die frage wird halt sein wann das dann erfolgt:
moeglich waers bei 90nm, wahrscheinlich wird die einfuehrung erst mit dem 65nm SOI von IBM sein. erst bei diesem shrink koennte ich mir vorstellen daß volles dual core on package sinnvoll vermarktet werden kann.
und der HT link mueszte _deutlich_ schneller werden.

fresserettich

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02.05.2004 - 00:27

ich glaube dass die ganze diskussion ned viel bringt so lange keine wirklichen fakten bekannt sind habe irgendwo gelesen, dass amd die leistungaufnahme reduzieren will, vielleicht ist es dann möglich

t3mp I Love Gasoline Registered: Mar 2003 Location: upstairs Posts: 6287	01.05.2004 - 11:57 Zitat von SYSMATRIX das was AMD da will is etwas HT aehnliches also 2 cores wobei sie sich alles bis auf execution engines und l1 caches _teilen_ das hast du zu 100% falsch verstanden...
SYSMATRIX Legend Legend Registered: May 2000 Location: ~ Posts: 5020	01.05.2004 - 11:58 nein.
SYSMATRIX Legend Legend Registered: May 2000 Location: ~ Posts: 5020	01.05.2004 - 12:01 du wirst ca die anordnung speicher hierarchie haben: core(on die memory ctrl disabled) + core(on die memory ctrl disabled) in einem package --> memory controler --> memory und vielleicht ein gemeinsamer L2 cache oder: 2x executions engines + 2x l1 cache pro CPU, rest shared und disabled on die memory controler -> northbridge memory hub um eben bei gleichem package zu bleiben! alternativ könnte es schon echte dual core implementations geben die dann ganz _sicher_ eine voellig andere platform verwenden werden!
Römi Hausmeister Registered: Feb 2001 Location: Bez. Tulln Posts: 5326	01.05.2004 - 18:17 Ich kann das jetzt nicht wiederlegen, aber wie kommst zu diesen Annahmen? Würde es sich nicht einfach anbieten den HT Bus zu verwenden... So ganz versteh ich auch ned was du meinst - dass alles getrennt ist und sich die cpu's einen Mem.Controller teilen?
Maxxx Big d00d Registered: May 2001 Location: Salzburg Posts: 310	01.05.2004 - 22:54 @SYSMATRIX Nein, laut den Bildern die von der aktionärshauptversammlung stammen, sind es für mich sicher echte dual core´s! Nur der speicher wird geteilt, der bei den DC Cpu´s aber besser aufgeteilt wird! Sonst L2, L1 usw sind es eigenständige CPU´s! Beim Speicher soll es sich um dual DDR2 handeln. http://pc.watch.impress.co.jp/docs/...22/amdms_15.jpg Bearbeitet von Maxxx am 01.05.2004, 22:59
SYSMATRIX Legend Legend Registered: May 2000 Location: ~ Posts: 5020	02.05.2004 - 00:16 sicher ist dieses szenario auch moeglich, aber dann auf einer anderen platform, und schon gar nicht gleiches package! das waeren dann 4x89W fuer 2x dual core opterons -> bzw ueber ~ 180W maximal pro package. => das wuerde fuer die implementation von momentan erhaeltlichen opterons ein neues power interface, sicher 4-6 phasen versorgung und ich schaetze etwa 1500-1600pins erfordern. weil eben einer gemeint hat es wuerde bei gleichem interface und platform bleiben -> Zitat von pippo @ Sysmatrix 3. Die max. Leistungsaufnahme bleibt gleich, somit sind auch Boards, Chipsätze und Sockel vorhanden. und die frage wird halt sein wann das dann erfolgt: moeglich waers bei 90nm, wahrscheinlich wird die einfuehrung erst mit dem 65nm SOI von IBM sein. erst bei diesem shrink koennte ich mir vorstellen daß volles dual core on package sinnvoll vermarktet werden kann. und der HT link mueszte _deutlich_ schneller werden.
fresserettich Here to stay Registered: Jul 2002 Location: hier Posts: 5460	02.05.2004 - 00:27 ich glaube dass die ganze diskussion ned viel bringt so lange keine wirklichen fakten bekannt sind habe irgendwo gelesen, dass amd die leistungaufnahme reduzieren will, vielleicht ist es dann möglich

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