Wie geht das den????

martin23

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29.03.2002 - 20:09

könnte einer der experten hier mir das erklären!!!

Celeron per Software in einen vollwertigen PIII umwandeln ??
Als ich bei Hartcore.de dieses SPECIAL gefunden hab, hats mich dabei fast aus den Schuhen gehaun :

Da versucht ein französicher User namens "The Mad" einen Celeron2 zum P-III Coppermine aufzurüsten--

Da der Celeron eigentlich ein vollwertiger P III ist, beim dem nur die Hälfte des Caches (und noch ein paar Dinge) abgeschaltet ist, könnte das Projekt sogar Erfolg haben !!!!

Allerdings brauchen sie dabei EURE Hilfe: Auf ihre Page haben sie ein Programm, mit dem man unter DOS (Bootdiskette) den Microcode auslesen kann. Sie bitten nun darum, daß jeder der einen C2 oder P3 Coppermine hat, seine Daten an protected schickt.

Was da alles drinstehen soll und wie genau das funktioniert könnt ihr HIER nachlesen

Wir wünschen dem Projekt viel Erfolg und werden unsere Daten sogleich auf die Reise schicken...

BlackBirdSR

Bloody Newbie

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29.03.2002 - 21:40

soweit ich mitbekommen habe werden beim Celeron die Caches physisch durchtrennt.

Also nicht per Microcode abgeschalten sondern einfach abgetrennt,

das ist auch der Grund warum die Cache Assoziativität beim Celeron nur die hälfte beträgt, da die gesamte Anbindung diese Cacheteils gekappt wird..

also wenn die das schaffen sind sie wirklich gut *g*

Roman

CandyMan

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30.03.2002 - 10:06

oder einfach extrem l33te löter

XXL

insomnia

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30.03.2002 - 11:17

ich glaub kaum das intel so einfach zuviel cache verbaut ...
die ern garnet drauf sein
naja denk i halt

Redphex

Legend
RabbitOfNegativeEuphoria

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30.03.2002 - 11:26

es is wohl weniger aufwand eine verbindung zu kappen, als 2 separate designs zu machn.

martin23

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30.03.2002 - 12:59

@ Redphex

Athlon1

Future has arrived!

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Posts: 5720

30.03.2002 - 18:41

Zitat von XXL
ich glaub kaum das intel so einfach zuviel cache verbaut ...
die ern garnet drauf sein
naja denk i halt

deiner meinung warum solln die doppelten cache verbauen um den dann sowieso abzuschalten??

Simml

asdf

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Posts: 6254

30.03.2002 - 20:36

des mit dem c2 in p3 ist schon älteren datums

ist glaub vor einem jahr oda so mal durch die communities gerast

da redphex hat recht ... p3 und c2 haben den selben core ... wird aus ein und dem selben wafer gemacht. dadurch steigert sich die ausbäute extrem, schafft jetzt ein core ned die 933mhz für einen p3 wird aus ihm halt ein 800er celeron ... nur so als beispiel.
irgendwo hab ich mal ein bild von einem geröntgen p3 und c2 gesehen. die haben ned den selben carrier, d.h. die leiterbahnen verlaufen bei einem c2 anders als beim p3. darum wird es auch nie möglich sein, aus einem c2 einen p3 zu machen genauso wie es ned möglich ist den multi zu verändern

mfg simml

martin23 OC Addicted Registered: Feb 2001 Location: stmk kindberg Posts: 764	29.03.2002 - 20:09 könnte einer der experten hier mir das erklären!!! Celeron per Software in einen vollwertigen PIII umwandeln ?? Als ich bei Hartcore.de dieses SPECIAL gefunden hab, hats mich dabei fast aus den Schuhen gehaun : Da versucht ein französicher User namens "The Mad" einen Celeron2 zum P-III Coppermine aufzurüsten-- Da der Celeron eigentlich ein vollwertiger P III ist, beim dem nur die Hälfte des Caches (und noch ein paar Dinge) abgeschaltet ist, könnte das Projekt sogar Erfolg haben !!!! Allerdings brauchen sie dabei EURE Hilfe: Auf ihre Page haben sie ein Programm, mit dem man unter DOS (Bootdiskette) den Microcode auslesen kann. Sie bitten nun darum, daß jeder der einen C2 oder P3 Coppermine hat, seine Daten an protected schickt. Was da alles drinstehen soll und wie genau das funktioniert könnt ihr HIER nachlesen Wir wünschen dem Projekt viel Erfolg und werden unsere Daten sogleich auf die Reise schicken...
BlackBirdSR Bloody Newbie Registered: Feb 2002 Location: germany Posts: 13	29.03.2002 - 21:40 soweit ich mitbekommen habe werden beim Celeron die Caches physisch durchtrennt. Also nicht per Microcode abgeschalten sondern einfach abgetrennt, das ist auch der Grund warum die Cache Assoziativität beim Celeron nur die hälfte beträgt, da die gesamte Anbindung diese Cacheteils gekappt wird.. also wenn die das schaffen sind sie wirklich gut g
Roman CandyMan Registered: Jun 2000 Location: Im schönen Kär.. Posts: 3962	30.03.2002 - 10:06 oder einfach extrem l33te löter
XXL insomnia Registered: Feb 2001 Location: /dev/null Posts: 15703	30.03.2002 - 11:17 ich glaub kaum das intel so einfach zuviel cache verbaut ... die ern garnet drauf sein naja denk i halt
Redphex Legend RabbitOfNegativeEuphoria Registered: Mar 2000 Location: Macrodata Refine.. Posts: 11815	30.03.2002 - 11:26 es is wohl weniger aufwand eine verbindung zu kappen, als 2 separate designs zu machn.
martin23 OC Addicted Registered: Feb 2001 Location: stmk kindberg Posts: 764	30.03.2002 - 12:59 @ Redphex
Athlon1 Future has arrived! Registered: Nov 2001 Location: NÖ Posts: 5720	30.03.2002 - 18:41 Zitat von XXL ich glaub kaum das intel so einfach zuviel cache verbaut ... die ern garnet drauf sein naja denk i halt deiner meinung warum solln die doppelten cache verbauen um den dann sowieso abzuschalten??
Simml asdf Registered: Aug 2000 Location: Wien 9/Ländle Posts: 6254	30.03.2002 - 20:36 des mit dem c2 in p3 ist schon älteren datums ist glaub vor einem jahr oda so mal durch die communities gerast da redphex hat recht ... p3 und c2 haben den selben core ... wird aus ein und dem selben wafer gemacht. dadurch steigert sich die ausbäute extrem, schafft jetzt ein core ned die 933mhz für einen p3 wird aus ihm halt ein 800er celeron ... nur so als beispiel. irgendwo hab ich mal ein bild von einem geröntgen p3 und c2 gesehen. die haben ned den selben carrier, d.h. die leiterbahnen verlaufen bei einem c2 anders als beim p3. darum wird es auch nie möglich sein, aus einem c2 einen p3 zu machen genauso wie es ned möglich ist den multi zu verändern mfg simml

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